Identyfikator artykułu: 000078981 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Czy istnieją różnice w sposobie, w jaki częstotliwości łagodzenia skutków pojedynczego przypadku (SEU) są określone w każdym z podręczników rodziny urządzeń?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis Tak, częstotliwość zegara określa, jak szybko może działać obwody wykrywania błędów w obliczeniach CRC (Cykliczna kontrola redundancji). W przypadku Stratix® II, Cyclone® II, Cyclone III oraz poprzednich urządzeń FPGA CRC sprawdza specyfikację częstotliwości dla całego urządzenia, podczas gdy urządzenia Stratix III i Stratix IV znajdują się w stosunku do klatki.

 

Dlatego też w urządzeniach Stratix III oraz Stratix IV specyfikacja ta będzie interpretowana jako częstotliwość zegara dla obwodów wykrywania błędów, przez które CRC sprawdza jedną klatkę. Po ustawieniu tej częstotliwości obwody sprawdzają każdą klatkę danych przy użyciu tej samej częstotliwości zegara.

 

Podobne produkty

Ten artykuł dotyczy 3 prod.

FPGA Stratix® IV E
Stratix® III FPGA
FPGA Stratix® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.