Identyfikator artykułu: 000079080 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 17-10-2011

Kompilacja może spowodować błędy symulacji Stratix V EDA.

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Jeśli spróbujesz skompilować projekt ukierunkowany na Stratix V, kompilacja może nie powiodła się z następującym błędem:

    Error: Unable to generate the EDA simulation netlist files because the Quartus II software does not currently support gate-level simulation for the Stratix V devices.

    Rozwiazanie

    Zanim rozpoczniesz kompilację, wyłącz autora listy sieciowej wykonując następujące czynności:

    1. W menu Przypisane kliknij Ustawienia.
    2. Z listy Kategoria wybierz Symulacja w sekcji EDA Ustawienia narzędzia.
    3. W polu Nazwa narzędzia wybierz .

    Aby wykonać symulację nativelink RTL, po kompilacji jest ukończona, wybierz swoje narzędzie EDA w nazwie narzędzia . pole okna dialogowego Ustawienia EDA .

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Stratix® V FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.