Identyfikator artykułu: 000079099 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 27-02-2015

Błąd (16270): następujące 2 niełączone IOPLLs napędzają blok clkctrl.

Środowisko

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten komunikat o błędzie może zostać wyświetlony w oprogramowaniu Quartus® II, jeśli przenosisz wyjścia dwóch IOPLLs do bloku kontroli zegara (ALTCLKCTRL) w Arria® 10 urządzeń.

    W Arria 10 urządzeniach cewki IO zawierają tylko 1 PLL.  Blok sterowania zegarem może być wybrany tylko z lokalnych źródeł zegara, więc jeśli Quartus II nie może połączyć IOPLLs w jednej lokalizacji, ten błąd zostanie podany.

    Rozwiazanie

    Jeśli konieczne jest dostarczenie danych wyjściowych z więcej niż jednej biblioteki PLL do bloku sterowania zegarem, rozważ użycie fPLLs, ponieważ w cewce HSSI znajdują się dwa fPLLs.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX
    FPGA Intel® Arria® 10 GT

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.