Identyfikator artykułu: 000079262 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 14-05-2014

Dlaczego zestaw Stratix V Advanced Systems Development Kit nie łączy się z L0?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis Z powodu błędu w schemacie, pod warunkiem, że pliki .pin i Quartus® II Settings File (.qsf) zegar referencyjny PCI Express® nie został przypisany do poprawnych pinów. Ten błąd uniemożliwia łączem dotarcie do L0 i wyliczania urządzenia.
Rozwiazanie Zmień przypisanie pinu refclk na AK38/AK39 zamiast nieprawidłowego AH39/AH40. Następnie urządzenie połączy się do L0 i prawidłowo wyliczy.

Podobne produkty

Ten artykuł dotyczy 1 prod.

FPGA Stratix® V GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.