Opis
Jeśli sygnał zegara nie spełnia minimalnej specyfikacji szerokości impulsu (zegar wysokiego czasu i niskiego czasu taktowania zegara) przez cały czas wykonywania operacji zapisu (wren=1), nowe dane mogą nie zostać poprawnie zapisane w bloku pamięci w urządzeniach Stratix® IV. Sygnały zegarowe naruszające tę specyfikację mogą spowodować nieoczekiwane zachowanie pamięci w następujących trybach:
-
M144K
-
True-Dual-Port , odczyt przed zapisem
-
Prosty, podwójny port, odczyt przed zapisem
-
M9K
-
True-Dual-Port , odczyt przed zapisem
Tryb Odczyt przed zapisem jest wybrany, jeśli którykolwiek z poniższych warunków jest spełniony:
-
Ten sam parametr odczytu podczas zapisu portu jest ustawiony na "NEW_DATA_WITH_NBE_READ" OR
-
Ten sam parametr odczytu podczas zapisu portu jest ustawiony na "OLD_DATA" OR
-
Parametr "odczyt podczas zapisu" portu mieszanego jest ustawiony na "OLD_DATA"
Jeśli nie można zagwarantować integralności sygnału zegara w Twojej aplikacji, możesz wykonać jedną z następujących opcji:
-
Wyłącz operację zapisu (wren=0), gdy zegar ubije (np. podczas podkręcenia zasilania lub konfiguracji zewnętrznego źródła zegara)
-
Korzystaj z PLL na chipie jako źródła zegara wejściowego do bloku pamięci.
-
Przeprowadzaj globalny resetowanie na całym chipie, zapewniając DEV_CLRn dla ponad 500 μs, gdy zegar staje się stabilny
-
Użyj trybu szybkiego zapisu. Ten tryb jest wybierany, gdy ten sam parametr odczytu podczas zapisu portu jest ustawiony na "NEW_DATA_NO_NBE_READ" A parametr mieszany port odczytu podczas zapisu jest ustawiony na "DONT_CARE"
