Identyfikator artykułu: 000079424 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Jakie jest źródło zasilania dla dedykowanych pinów wejściowych zegara Cyclone® II, gdy jest skonfigurowane do standardu we/wy LVDS lub LVPECL?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis W przypadku konfiguracji dedykowanych pinów wejścia zegara Cyclone II dla standardu we/wy LVPECL lub LVPECL dla operacji wejściowych bufor różnicowy jest zasilany przez VCCINT, a nie VCCIO.  W związku z tym VCCIO nie musi być 2,5 V w przypadku korzystania ze standardów we/wy LVPECL lub LVPECL na dedykowanych pinach wejściowych zegara do operacji wejściowych.

Podobne produkty

Ten artykuł dotyczy 1 prod.

FPGA Cyclone® II

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.