Identyfikator artykułu: 000079459 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 18-06-2012

Możliwy błąd wewnętrzny w przypadku konstrukcji Arria V lub Cyclone V przy użyciu kontrolera pamięci twardej

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Problem ten dotyczy DDR2 i DDR3, LPDDR2, QDR II i RLDRAM. Produkty II.

    Może wystąpić wewnętrzny błąd w projektach ukierunkowanych na Arria V lub Cyclone V oraz za pomocą kontrolera pamięci twardej, kiedy mpfe, Wejścia zegara MMR i SC dla kontrolera pamięci twardej nie są zasilane pllem lub buforem zegara.

    Rozwiazanie

    Obejście tego problemu polega na zapewnieniu, że prowadzisz wejścia zegara MPFE, MMR i SC przez PLL.

    Ten problem zostanie naprawiony w przyszłej wersji.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Cyclone® V i SoC
    FPGA Arria® V i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.