Identyfikator artykułu: 000079654 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 17-10-2013

Dlaczego dostęp do pamięci DDR3 jest czasami opóźniony?

Środowisko

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    W oprogramowaniu Quartus® II w wersji 12.1, gdy konfiguracja IP UniPHY DDR3 jest dla interfejsu jednej klasy i spełnia te wymagania, śledzenie DQS jest włączone:

    Intel® Stratix® V, Arria® V GZ.   Częstotliwość zegara pamięci > = 750 MHz

    Arria® V (GX, GT, SX, ST): częstotliwość zegara pamięci > = 534 MHz.  Dla urządzenia klasy -5 prędkości, gdy częstotliwość zegara pamięci > = 450 MHz.

     

    W trakcie śledzenia DQS aplikacja użytkownika będzie widzieć opóźnienie w uzyskaniu dostępu do pamięci DDR3.

    Istnieją dwa różne rodzaje opóźnień:

    1) próbki śledzenia DQS występują po każdym cyklu odświeżania pamięci i odczytu pamięci. W przypadku interfejsu szybkości czwartej zwykle zajmuje to około 800n.
    2) aktualizacje śledzenia DQS: po zebraniu wystarczającej ilości próbek śledzenia DQS nastąpi aktualizacja ustawień opóźnień we/wy ścieżki danych DDR3, co skutkuje dłuższym opóźnieniem. Aktualizacje śledzenia DQS mają co najmniej 4us i zwiększają się wraz z liczbą grup DQS w interfejsie.

    Jeśli opóźnienia nie wpływają na Twoją aplikację, nic nie musisz zmieniać.
    Jeśli te opóźnienia wpłyną na Twoją aplikację, możesz skorzystać z poniższego obejścia.

    Rozwiazanie

    1) Zmodyfikuj plik IP najwyższego poziomu w sekcji //Retrieval info: parametry i ustaw te dwa parametry, jak pokazano poniżej:-

    ogólna nazwa ="FORCE_DQS_TRACKING" value="WYŁĄCZONA"
    ogólna nazwa ="ENABLE_EXTRA_REPORTING" value="true" (zmień ten parametr tylko wtedy, gdy IP jest generowany w Quartus® II 12.1.  W przypadku wygenerowania w oprogramowaniu Quartus® II wersji 12.1SP1 lub nowszej, timing poskładki jest zgłaszany domyślnie)

    2) Zgeneruj IP.

    3) Skompiluj projekt.

    4) Obserwuj raport dotyczący kolejki czasowej DDR.

    Wyświetlane są dodatkowe marginesy timingów, w tym pomówienie. Śledzenie DQS wpływa jedynie na timing posmamowania.

    Jeśli timing pobudzenie ma dodatnie marginesy we wszystkich przypadkach modelu timingów Timequest (powolny i szybki przy ograniczeniach temperatury), wygenerowany kod IP z wyłączonym śledzeniem DQS może być użyty w Twoim projekcie.

    Jeśli jakiekolwiek inne marginesy timingów DDR raportu TimeQuest pokazują negatywny problem, należy rozwiązać inny problem.

    Jeśli timing po rozsyłaniach wskazuje na negatywny wynik, skontaktuj się z Altera.

    Podobne produkty

    Ten artykuł dotyczy 9 prod.

    FPGA Arria® V GT
    FPGA Arria® V SX SoC
    FPGA Arria® V ST SoC
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Arria® V GX

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.