Identyfikator artykułu: 000079687 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 16-04-2014

Dlaczego mój twardy IP Stratix IV do altpcierd_write_dma_requester_128.vhd PCI Express VHDL różni się od jego identyfikatora Verilog?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Twardy IP Stratix IV® do PCI Express® w VHDL charakteryzuje się uciążliwością ze strony firmy Verilog HDL. Ten błąd może spowodować błędy w projekcie PCIe niektórych adresów w interfejsie TX.

Rozwiazanie W altpcierd_write_dma_requester_128.vhd na linii 1036 zmiana:

tx_desc_addr < = tx_desc_addr_pipe;

do

tx_desc_addr < = tx_desc_addr tx_length_byte_32ext;

Powiązane artykuły

Podobne produkty

Ten artykuł dotyczy 3 prod.

Stratix® IV FPGA
FPGA Stratix® IV GT
FPGA Stratix® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.