Jak symulować projekty Stratix V w VHDL za pomocą oprogramowania ModelSim-Altera Program programowy z serii Stratix V?

Ze względu na problem w oprogramowaniu ModelSim-Altera, Programy z oprogramowaniem Programy w wersji 6.6c i 6.6d, nie można symulować projektów w wersjach VHDL ukierunkowanych na urządzenia Stratix® V. Ten problem nie wpływa na oprogramowanie ModelSim-Altera Edition. Te wersje modelu ModelSim-Altera,, Które są dostępne w programie Altera Complete Design Suite w wersji 10.1 i 11.0.

Z powodu tego problemu mogą występować błędy takie jak:

# ALTERA version supports only a single HDL
# ** Fatal: (vsim-3612) Instantiation of 'stratixv_ds_coef_sel' failed. Unable to check out Verilog simulation license.

Aby rozwiązać ten problem, użyj jednej z następujących opcji:

• Zasymuluj swój projekt ukierunkowany na urządzenia Stratix V za pomocą Verilog HDL.
• Zasymuluj swój projekt ukierunkowany na urządzenia Stratix V za pomocą oprogramowania ModelSim-Altera Edition.

Problem ten został naprawiony na początku, gdy oprogramowanie ModelSim-Altera w wersji 10.0c w wersji 10.0c jest dostarczane z Altera Kompletny pakiet projektowy w wersji 11.1.