Identyfikator artykułu: 000079784 Typ materiałów: Informacje o produkcie i dokumentacja Ostatnia zmiana: 30-06-2014

Jak mogę rozwiązać błędy instalatora związane z oprogramowaniem Quartus® II "HSSI_PMA_AUX" podczas kompilowania z urządzeniami nadawczo-odbiorczymi Stratix V, Arria V i Cyclone V?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Błędy instalatora związane z oprogramowaniem Quartus® II "HSSI_PMA_AUX" podczas kompilacji z urządzeniami nadawczo-odbiorczymi Stratix® V, Arria® V i Cyclone® V są zwykle związane z IP kontrolera rekonfiguracji nadajnika-odbiornika.

Jeśli podczas kompilacji z urządzeniami nadawczo HSSI_PMA_AUX-odbiorczymi Stratix V, Arria V i Cyclone V występują błędy instalatora oprogramowania Quartus® II, należy dwukrotnie sprawdzić następujące najważniejsze obszary w projekcie.

    • Sprawdź, czy magistrala reconfig_to_xcvr i reconfig_from_xcvr została poprawnie połączona między urządzeniem nadawczo-odbiorczym a kontrolerem rekonfiguracji.
    • Upewnij się, że wszystkie IP nadajnika-odbiornika w Twoim projekcie są podłączone do kontrolera rekonfiguracji. Jeśli jeden urządzenie nadawczo-odbiorcze jest podłączony do kontrolera rekonfiguracji, wszystkie urządzenia nadawczo-odbiorcze muszą być.
    • Upewnij się, że nie przekracza więcej niż jedno wystąpienie IP kontrolera rekonfiguracji na urządzenie nadawczo-odbiorcze, pół bloku (dolne trzy kanały lub trzy najlepsze kanały w banku nadajnika-odbiornika). Możesz odnieść się do sekcji "Kontroler rekonfiguracji nadajnika-odbiornika do łączności PHY IP" w sekcji urządzenia nadawczo-odbiorczego Interfejs użytkownika interfejsu PHY IP aby uzyskać więcej informacji.
    • Jeśli w Twoim projekcie masz więcej niż jeden IP kontrolera rekonfiguracji, który współdzielisz wspólny blok kalibracji, upewnij się, że posiada on wspólny mgmt_clk_clk źródła zegara. Sekcję "Granica bloku kalibracji" można znaleźć w sekcji Architektura nadajnika-odbiornika w urządzeniach Stratix V rozdział podręcznika Stratix V GX w celu uzyskania szczegółowych informacji na temat granic bloku kalibracji.
    • Jeśli korzystasz z PCI Express CvP, powinieneś również upewnić się, że przestrzegasz następujących porad dotyczących kontrolera rekonfiguracji mgmt_clk_clk wymogów dotyczących źródła zegara.

    Podobne produkty

    Ten artykuł dotyczy 12 prod.

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Arria® V GT

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.