Identyfikator artykułu: 000080016 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Czy mam dostęp do lokalizacji pamięci używanych do przechowywania wzorca danych zapisu używanego w kalibracji DDR, DDR2, kontrolera DDR3 o wysokiej wydajności lub altmemphy w trybie użytkownika?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Bank pamięci 0, wiersz 0 i adresy kolumn od 0 do 55 przechowują dane kalibracji. Masz dostęp do tych lokalizacji pamięci w trybie użytkownika.

Jeśli zresetujesz kontroler, proces kalibracji uruchomi się ponownie, a dane zostaną utracone w wyżej wymienionych lokalizacjach pamięci, ponieważ dane kalibracji zostaną ponownie zapisane.

Podobne produkty

Ten artykuł dotyczy 8 prod.

Cyclone® III FPGA
FPGA Arria® GX
FPGA Stratix® II GX
Stratix® II FPGA
FPGA Stratix® IV GX
Stratix® III FPGA
FPGA Arria® II GX
FPGA Stratix® IV E

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.