Identyfikator artykułu: 000080079 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 03-12-2014

Dlaczego wstępnie ustawione bity preambuły/zapisu/odczytu w trybie Arria 10 DDR4 Mode Register 4 (MR4) są nieprawidłowo ustawione?

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis Istnieje znany problem w oprogramowaniu Quartus® II w wersji 13.1 Arria 10 Edition, w którym bity preambuły zapisu/odczytu DDR4 MR4 są nieprawidłowo ustawione.
    Rozdzielczość Problem został naprawiony w oprogramowaniu Quartus® II wersji 14.0 Arria 10 Edition.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Intel® Arria® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA SoC Intel® Arria® 10 SX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.