Identyfikator artykułu: 000080126 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 02-04-2014

Dlaczego twardy IP Stratix V do PCI Express w konfiguracji trzeciej generacji nie łączy się do L0 po przełączaniu pinów PERST w symulacji?

Środowisko

  • PCI Express*
  • Symulacja
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Twardy IP Stratix® V i Arria® V GZ do PCI Express® jako punktu końcowego, twardy IP PCIe może utknąć z prędkością.Odzyskiwanie, jeśli twardy IP zostanie zresetowany po połączeniu do trzeciej generacji L0. Jest to znany problem w modelu symulacji i nie ma wpływu na sprzęt.

    Rozwiazanie

    Problem zostanie naprawiony w przyszłej wersji oprogramowania Quartus® II.

    Podobne produkty

    Ten artykuł dotyczy 4 prod.

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.