Opis
Podczas korzystania z sygnałów DQS w Stratix urządzeniach należy upewnić się, że zegar referencyjny DLL do FPGA jest zawsze prawidłowy po konfiguracji. Oznacza to, że zegar referencyjny DLL musi być zgodny ze specyfikacjami VIH i ETHERNET standardu IO. Jeśli zegar referencyjny DLL nie spełnia określonych poziomów napięcia, faza inicjalizacji DLL może zostać uszkodzona, co skutkuje nieprawidłową wartością przesunięcia fazy. Mimo że DLL dokonuje automatycznej kalibracji, jeśli wartości bazowe licznika zostaną uszkodzone podczas inicjalizacji, przesunięcie przesunięcia fazy będzie nieprawidłowe i nie może zostać zaktualizowane, chyba że włączysz cykl zasilania urządzenia.
Podczas debugowania tego problemu najpierw sprawdź terminowanie na zegarze referencyjnym DLL. Podkręcanie do VTT może pozwolić na uzyskanie sygnału zegara referencyjnego DLL w stanie niedeterminowym, gdy nic nie prowadzi do linii.
Podczas debugowania tego problemu najpierw sprawdź terminowanie na zegarze referencyjnym DLL. Podkręcanie do VTT może pozwolić na uzyskanie sygnału zegara referencyjnego DLL w stanie niedeterminowym, gdy nic nie prowadzi do linii.
