Identyfikator artykułu: 000080168 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Dlaczego moje Stratix IV PLL są ze sobą połączone, nawet jeśli nie udostępniają wspólnych danych wejściowych?

Środowisko

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Quartus® II w wersji 10.1 SP1 i nowszych, Stratix® IV PLLs, które mają wspólny phaseclock_select port, mogą nieprawidłowo zostać połączone, nawet jeśli pozostałe porty tych dwóch list PLL nie są powszechne.

    Problem ten może prowadzić do problemów funkcjonalnych w symulacji na poziomie bramek i sprzęcie.

    Aby rozwiązać ten problem, wyłącz ustawienie Auto Merge PLLs Fitter, które uniemożliwia oprogramowaniu Quartus II połączenie list PLL.

    Ten problem ma zostać rozwiązany w przyszłej wersji oprogramowania Quartus II.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Stratix® IV E
    FPGA Stratix® IV GT
    FPGA Stratix® IV GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.