Opis
Korzystając z opcji zewnętrznej PLL w megafunction altlvds w urządzeniach Stratix® III, możesz użyć konfiguracji lewej/prawej PLL jako zwykłej PLL i połączyć PLL z megafunction altlvds.
Szczegóły ustawień PLL są następujące:
- Ustawienia parametrów:
- Wybierz typ PLL z lewej/prawej strony
- Wybierz ścieżkę opinii w PLL w trybie synchronicznego dla źródła wynagrodzeń
- Clk0: szybki zegar szeregowy podłączony do portu rx_inclock lub tx_inclock megafunction altlvds
- Częstotliwość wyjściowa: szybkość transmisji danych
- Przesunięcie fazy: -180 stopni
- Cykl obciążeń: 50%
- Clk1: sygnał load-enable podłączony do rx_enable lub tx_enable portu wejściowego megafunction altlvds
- Częstotliwość wyjściowa: współczynnik szybkości/modernizacji danych
- Zmiana fazy: [(współczynnik modernizacji – 2)/współczynnik modernizacji] * 360 stopni
- Cykl obciążeń: (współczynnik 100/współczynnik modernizacji)%
- Clk2: zegary rejestru synchronizacji
- Częstotliwość wyjściowa: współczynnik szybkości/modernizacji danych
- Zmiana fazy: (-180/współczynnik modernizacji) stopnie
- Cykl obciążeń: 50%
- Jeśli odbiornik stosuje dynamiczne wyrównanie fazy (DPA):
- Zapoznaj się z raportem " Obwody dpa i zachowanie sygnału rx_dpa_locked w urządzeniach Stratix III (PDF)
- W przypadku oprogramowania Quartus® II 8.0 lub nowszego wybierz zegar DPA na megafunction altpll. Sprawdź "Użyj tych ustawień zegara dla zegara DPA" w zakładce ustawień "Zegary wyjściowe". To ustawienie należy zastosować na zegarze wyjściowym używanym jako szybki zegar szeregowy (szybki). (Patrz uwaga 1)
- Oprogramowanie Quartus II 7.2 SP3 i wcześniej nie ma pola "Użyj tych ustawień zegara dla zegara DPA" w megafunction altpll. Ustaw następujące elementy w pliku otoki wygenerowanym dla megafunction altpll:
dpa_multiply_by i dpa_divide_by = taki sam współczynnik wielodostępowania/podziału co Clk0 (tj. częstotliwość zegara DPA jest taka sama jak szybkość transmisji danych). - Otwórz plik VHDL lub Verilog megafunction altpll.
Jeśli używasz na przykład Verilog HDL, dodaj następujące 2 linijki w sekcji defparam. (Wartości zależą od ustawienia altpll/altlvds)
altpll_component.dpa_multiply_by = ,
altpll_component.dpa_divide_by = , - Ustawienia te są dostępne dla wszystkich czynników i prędkości transmisji danych dostępnych w megafunction altlvds.
- Opóźnienie wejścia danych i wyjścia LVDS może się różnić między altlvds przy użyciu zewnętrznych PLL i altlvds z wewnętrznym PLL.
Uwaga 1: Jeśli nie użyjesz tego ustawienia, może pojawić się następujące ostrzeżenie instalatora: zegar DPA atomu odbiornika SERDES "rx_0" jest napędzany przez PLL "PLL_NAME" z nieuprawnionymi parametrami dpa_multiply_by i dpa_divide_by.
Może również wystąpić następujący błąd instalatora:
Błąd: zegar lvds i częstotliwość zegara DPA atomu odbiornika SERDES "rx_0" muszą być takie same
