Identyfikator artykułu: 000080394 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 15-06-2017

Dlaczego Altera LVDS SERDES IP w trybie Tx nie generuje modelu symulacji VHDL?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition wersji 17.0 i późniejszej, może się okazać, że Altera LVDS SERDES IP nie generuje. Ten problem występuje, gdy IP jest w trybie Tx i wybrano VHDL dla modelu symulacji.

    Rozdzielczość

    Aby rozwiązać ten problem, wygeneruj model symulacji w technologii Verilog HDL.

    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Arria® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.