Identyfikator artykułu: 000080419 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 05-05-2021

Dlaczego podczas korzystania z wyładowania rejestru komunikatów o błędach w systemie Intel® FPGA IP na Intel® Arria® 10 FPGA zgłaszany jest błąd zegara?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP wyładowania rejestru komunikatów o błędach
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Podczas korzystania z wyładowania rejestru komunikatów o błędach Intel® FPGA IP na Intel® Arria® 10 FPGA podano nieskrępowany zegar:

    emr_unloader_component|current_state. STATE_CLOCKHIGH

    Rozdzielczość

    Aby rozwiązać ten problem, wygeneruj ograniczenia timingu, w tym polecenie "create_generated_clock" w pliku SDC. Na przykład:

    create_generated_clock —name emr_unloader_STATE_CLOCKHIGH -source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Arria® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.