Identyfikator artykułu: 000080607 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 13-04-2017

Dlaczego istnieje nieskrępowany zegar, altera_dual_boot: dual_boot_0|alt_dual_boot_avmm: alt_dual_boot_avmm_comp|alt_dual_boot: alt_dual_boot|ru_clk?

Środowisko

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Quartus® Prime Standard Edition w wersji 15.1, ten komunikat ostrzegawczy może zostać wyświetlony w Analizatorze timingów TimeQuest podczas korzystania z Altera IP podwójnej konfiguracji. Ten problem pojawia się podczas projektowania ukierunkowanych na MAX® 10 urządzeń.

     

     

    Rozdzielczość

    Aby obejść ten problem, zastosuj następujące ograniczenie w pliku sdc.

    create_generated_clock -name {ru_clk} -source [get_ports {clk}] -divide_by 2 -master_clock {clk} [get_registers {*ru_clk}]

    Ten problem został naprawiony począwszy od oprogramowania Intel® Quartus® Prime Standard Edition w wersji 16.0.

     

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Układy Intel® MAX® 10 FPGA

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.