Identyfikator artykułu: 000080674 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-04-2019

Dlaczego sygnał reset_status przełącza się po premierze sygnału pin_perst w interfejsie Stratix® V Avalon® ST dla IP PCIe*?

Środowisko

  • Intel® Quartus® II Subscription Edition
  • Intel® Quartus® Prime Standard Edition
  • Twardy IP Stratix® V do układu FPGA Intel® IP PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    W przypadku korzystania z interfejsu Stratix® V Avalon®-ST do interfejsu PCIe* IP można obserwować przełączanie sygnału reset_status po opublikowaniu pin_perst i zanim sygnał ltssmstate osiągnie 9.000,0x2 00 M22000000000000022200000022166666666222866666688822266681166688888166668811166688222888116668888888881116666688888888 Można bezpiecznie zignorować to zachowanie i przykładowy sygnał reset_status , dopóki sygnał ltssmstate nie jest większy niż "Zgłębienie". Aktywny (0x2).

    Rozdzielczość

    Informacje te zostaną dodane w przyszłej wersji przewodnika użytkownika interfejsu Stratix® V Avalon® ST dla PCIe*.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Stratix® V FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.