Identyfikator artykułu: 000080771 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 07-10-2020

Dlaczego system zgłasza błędy limitu czasu realizacji PCIe* za pomocą łącza wykorzystującego twardy IP Intel® Stratix® 10 do PCI Express w urządzeniach cewki Intel® Stratix® 10 L i H?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Twardy IP Avalon-MM Intel® Stratix® 10 do PCI Express*
  • Twardy IP Avalon-ST Intel® Stratix® 10 do PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem w wersji oprogramowania Intel® Quartus® Prime Pro w wersji 20.2, na linku PCIe, który wykorzystuje twardy IP Intel® Stratix® 10 do PCI Express w urządzeniach cewki Intel® Stratix® 10 L i Cewki H, mogą występować błędy limitu czasu ukończenia.

    Rozdzielczość

    W wersji 20.2 oprogramowania Intel® Quartus® Prime Pro nie ma możliwości obejścia tego problemu.

    Ten problem został naprawiony w oprogramowaniu Intel® Quartus® Prime Pro wersji 20.3 lub nowszej.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.