Identyfikator artykułu: 000080779 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 16-11-2020

Dlaczego wygenerowany zegar nie jest poprawny, gdy istnieje wiele modułów Intel® P-Tile Avalon-ST dla instancji PCI Express?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 20.3 zegary PCIe mogą nie zostać poprawnie wygenerowane, gdy istnieje wiele Avalon-ST cewki P Intel® do instancji PCI Express o różnych konfiguracjach. Ten problem występuje w projektach ukierunkowanych na urządzenia Intel® Agilex® z cewką P. Plik SDC wygenerowany przez IP zawiera symbole wieloznaczne, które pasują do ścieżki zegara. Skutkuje to prawidłowym odczytem tylko pierwszego pliku SDC PCIe IP.

    Rozdzielczość

    Aby rozwiązać ten problem, użyj dołączonego pliku SDC, aby zastąpić plik wygenerowany w instancji /intel_pcie_ptile_ast_310/synth/intel_ptile_pcie.sdc.

    intel_ptile_pcie.sdc

    Problem został naprawiony w wersji 20.4 oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA i FPGA SoC Intel® Agilex™ z serii F

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.