Ten błąd występuje w oprogramowaniu ModelSim® dla projektów VHDL. (Podobne błędy mogą występować w innych narzędziach symulacyjnych EDA).
Gdy oprogramowanie Quartus® II generuje listę sieciową na poziomie bramek VHDL dla narzędzi symulacyjnych innych firm (*.vho) dla projektu zawierającego jakiekolwiek rozwiązanie do debugowania w chipie przy użyciu portu JTAG (takiego jak analizator logiczny SignalTap® II lub konstruktor SOPC Builder JTAG UART), lista sieciowa zawiera następujące porty JTAG:
- altera_reserved_tms
- altera_reserved_tck
- altera_reserved_tdi
- altera_reserved_ntrst
- altera_reserved_tdo
Błąd występuje podczas symulacji jednostki najwyższego poziomu za pomocą testubencha w narzędziu symulacyjnym innej firmy, jeśli nie podasz tych portów JTAG w deklaracji i informacji komponentu najwyższego poziomu.
Aby uniknąć tego problemu, wprowadź porty JTAG w deklaracji komponentu i informacji podmiotu w twoim testbenchu, jak pokazano poniżej:
COMPONENT <entity name>
PORT (
altera_reserved_tms : IN std_logic;
altera_reserved_tck : IN std_logic;
altera_reserved_tdi : IN std_logic;
altera_reserved_ntrst : IN std_logic;
altera_reserved_tdo : OUT std_logic;
...
);
Możesz ustawić te altera_reserved* piny na poziomie logicznym 0 w testbenchu w następujący sposób, ponieważ nie prowadzisz danych na tych portach podczas symulacji.
<instance name> : <entity name>
PORT MAP (
altera_reserved_tms => '0',
altera_reserved_tck => '0',
altera_reserved_tdi => '0',
altera_reserved_ntrst => '0',
altera_reserved_tdo => tdo,
...
);
