Identyfikator artykułu: 000080968 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Co stanie się z p_clk, core_clk_out i szerokością interfejsu Avalon, gdy rdzeń PCIe wyładuje się w pociągach?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Rdzeń PCI Express® zawsze działa zgodnie z określonym w oryginalnej konfiguracji. Szerokość interfejsu core_clk_out i Avalon® pozostają niezmienione.

Na przykład konfiguracja rdzenia PCIe twardego IP jest skonfigurowana jako gen2x8 z pclk=500 MHz, core_clk_out =250 MHz i Avalon szerokość = 128. Jeśli zostanie przeszkolony w porównaniu z generacją 1x1, będzie działał w ustawieniach jedenastej generacji z pclk=250 MHz, core_clk_out=250 MHz i Avalon szerokość = 128.

Powyższy opis dotyczy zarówno Twardego IP, jak i Miękkiego IP.

Podobne produkty

Ten artykuł dotyczy 5 prod.

FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Cyclone® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.