Identyfikator artykułu: 000081234 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Jakie jest źródło zasilania dla różniczkowych i różniczkowych pinów we/wy w urządzeniach Stratix III i Stratix IV?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Korzystając ze standardów różniczkowych na dedykowanych pinach wejściowych zegara w górnych i dolnych brzegach urządzeń Stratix® III i Stratix IV, zasilane są przez różniczkowy zasilacz zegara VCC_CLKIN, który musi być podłączony do 2,5 V. VCC_CLKIN jest niezależny od VCCIO i VCCPD.

W przypadku korzystania z danych różnicowych w górnych i dolnych brzegach bufory wejściowe są zasilane VCCPD, które należy podłączyć do 2,5 V.

W przypadku korzystania z wyjść różnicowych w górnych i dolnych brzegach bufory wyjściowe są zasilane VCCIO, które należy podłączyć do 2,5 V.

W przypadku korzystania z wejść różnicowych w bocznych brzegach bufory wejściowe są zasilane VCCPD, który musi być podłączony do 2,5 V.

W przypadku korzystania z wyjść różnicowych w bocznych brzegach bufory wyjściowe są zasilane VCCIO, które musi być podłączone do 2,5 V.

Podobne produkty

Ten artykuł dotyczy 4 prod.

Stratix® III FPGA
FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGA Stratix® IV E

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.