Identyfikator artykułu: 000081366 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 03-12-2014

Ostrzeżenie (177007): PLL(y) umieszczone w lokalizacji &ltPLL location&gt nie mają zegara PLL do wynagradzania określonego — Instalator spróbuje wynagradzać wszystkie zegary PLL

Środowisko

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Powyższy komunikat ostrzegawczy wyświetlany jest podczas kompilowania wygenerowanego przykładowego projektu kontrolera pamięci DDR3 opartego na UniPHY.

     

     

    Rozdzielczość

    To ostrzeżenie pojawi się, gdy użytkownicy nie określą, czy chcą inaczej przekazywać informacje zwrotne i ścieżki wyjściowe.

    Intel® ® Quartus® będzie próbował dopasować obie ścieżki do tej samej ścieżki wynagrodzeń.

     

    To ostrzeżenie można naprawić poprzez ustawienie następującego przypisania QSF:

    set_instance_assignment — nazwa MATCH_PLL_COMPENSATION_CLOCK WYŁĄCZONA —do *

    Podobne produkty

    Ten artykuł dotyczy 5 prod.

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SE

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.