Identyfikator artykułu: 000081588 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 15-08-2012

Dlaczego mogę otrzymać naruszenie timingu związane z domeną zegara CK, gdy wdrażam wiele interfejsów RLDRAM II współdzielonych jedną PLL i DLL?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Podczas wdrażania wielu interfejsów RLDRAM II współdzielonych jedną pll i dll na Stratix® III lub Stratix IV w wersji oprogramowania Quartus® II w wersji 11.1SP2, analiza CK/DK może wskazywać fałszywe naruszenia timingów, które należy ograniczyć. Fałszywych naruszeń timingów występuje, ponieważ każdy interfejs nadaje inną nazwę zegara SDC do wspólnego bufora zegara. Każda nowa nazwa zegara skutkuje zestawem nowych ścieżek timingów, które nie są objęte istniejącymi ograniczeniami false-path.

Podobne produkty

Ten artykuł dotyczy 4 prod.

FPGA Stratix® IV E
FPGA Stratix® IV GX
FPGA Stratix® IV GT
Stratix® III FPGA

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.