Opis
W podręczniku Stratix wersji 3.1 we wrześniu 2004 r. wskaźnik maksymalnej mocy wyjściowej Stratix dla PLL[5, 6, 11, 12] W tabeli pakietów typu flip-chip wymieniono maksymalną częstotliwość zegara wyjściowego na poziomie 500 MHz dla wszystkich klas prędkości Stratix. Udoskonalona specyfikacja PLL dla -5 stopni prędkości ukazuje parametr fout_ext (maksymalna częstotliwość wyjściowa dla zegarów zewnętrznych) na poziomie 526 MHz.
Powodem tej różnicy jest to, że udoskonalone sieci PLL mają maksymalną moc zegara wyjściowego 526 MHz podczas prowadzenia dedykowanych pinów wyjściowych zegara. Ten maksymalny zegar wyjściowy jest dodatkowo ograniczony w zależności od standardu we/wy stosowanego w PLL_OUT pinie, a także w pakiecie urządzenia. Przykładowo, w pakietach flip-chip maksymalna częstotliwość zegara wyjściowego LVDS wynosi 500 MHz dla urządzenia klasy -5 prędkości. W pakietach łączenia przewodowego maksymalna częstotliwość zegara wyjściowego LVDS wynosi 311 MHz dla urządzenia klasy -5 prędkości.
Powodem tej różnicy jest to, że udoskonalone sieci PLL mają maksymalną moc zegara wyjściowego 526 MHz podczas prowadzenia dedykowanych pinów wyjściowych zegara. Ten maksymalny zegar wyjściowy jest dodatkowo ograniczony w zależności od standardu we/wy stosowanego w PLL_OUT pinie, a także w pakiecie urządzenia. Przykładowo, w pakietach flip-chip maksymalna częstotliwość zegara wyjściowego LVDS wynosi 500 MHz dla urządzenia klasy -5 prędkości. W pakietach łączenia przewodowego maksymalna częstotliwość zegara wyjściowego LVDS wynosi 311 MHz dla urządzenia klasy -5 prędkości.
