Z powodu problemu w wersji oprogramowania Quartus® II w wersji 14.1 brakuje niektórych ograniczeń dotyczących twardego IP Arria® 10 dla PCI Express®.
Ścieżki do sygnału pld_clk_inuse_hip_sync można ustawić jako fałszywe ścieżki.
Aby rozwiązać ten problem, dodaj następujące ograniczenia do ograniczenia najwyższego poziomu (.sdc) plik po każdym derive_pll_clocks Dyrektyw:
# ograniczenia pinów testin HIP SDC
set_false_path —od [get_pins —compatibility_mode *hip_ctrl*]
set_false_path —od [get_pins -compatibility_mode *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip:g_soft_reset.altpcie_rs_a10_hip|hiprst*]
set_false_path —do [get_registers*altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
set_false_path —od [get_pins —compatibility_mode *|*reset_status_sync_pldclk_r*]
set_false_path —od [get_registers *altpcie_256_sriov_dma_avmm_hwtcl:apps|altpcierd_hip_rs:rs_hip|app_rstn]
Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Quartus® II.