Problem krytyczny
Problem ten dotyczy interfejsów DDR2 i DDR3 przy użyciu twardych kontroler pamięci w urządzeniach Arria V lub Cyclone V.
W przypadku korzystania z Qsys do generowania zewnętrznego Arria V lub Cyclone V kontroler pamięci, następujący komunikat o błędzie może zostać wyświetlony podczas fazy instalatora Quartus® II:
Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG"
has 10 connections, but the maximum bus width of port SHIFTEN is
9..
Komunikat błędu występuje, gdy pll_sharing
przewód
zewnętrznego interfejsu pamięci jest narażony na kanał najwyższego poziomu
w Qsys.
Qsys wydaje obecnie nieprawidłowe ostrzeżenie, co zaleca
eksportowanie pll_sharing
przewodu do portu najwyższego poziomu.
Wyeksportowanie przewodu uniemożliwia wysłanie sygnału
przez instalatora, ponieważ jest on przypisany do najwyższego poziomu
Szpilki. Wówczas występuje błąd instalatora.
Obejście tego problemu polega na zignorowaniu ostrzeżenia Qsys. oraz nie eksportować przewodu do portu najwyższego poziomu. Błąd instalatora wówczas nie powinno nastąpić.
Dodatkowe informacje można znaleźć w poniższej wiedzy Rozwiązanie podstawowe:
Dlaczego widzę ostrzeżenie Qsys dla przewodu pll_sharing, nawet gdy opcja trybu udostępniania PLL jest ustawiona na \'No Sharing\' w UniPHY Ustawienia megacore?
Ten problem zostanie naprawiony w przyszłej wersji.