Identyfikator artykułu: 000082428 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 14-08-2012

Błąd (169026): przypnij oct_rzqin jest nieudostępniany w banku wejścia/wyjścia {bank}. Wykorzystuje standard I/O SSTL-135, który ma wymóg VCCIO 1,35V. Wymóg ten jest niezgodny z ustawieniem VCCIO banku lub innymi pinami wyjściowymi lub dwuk...

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Ten błąd może się zdarzyć, jeśli próbujesz wdrożyć interfejs SDRAM DDR3L za pomocą IP kontrolera UniPHY. Interfejs DDR3L SDRAM wykorzystuje standard I/O SSTL-1.35V, oct_rzq pin wymaga również standardu we/wy SSTL-1.35V.

Błąd (169026): przypnij oct_rzqin jest nieudostępniany w banku wejścia/wyjścia {bank}. Wykorzystuje standard I/O SSTL-135, który ma wymóg VCCIO 1,35V.  Wymóg ten nie jest zgodny z ustawieniem VCCIO banku lub innymi pinami wyjściowymi lub dwukierunkowymi w banku za pomocą VCCIO 2.5V.

Rozdzielczość

Dokonaj następującego przypisania ręcznie w pliku QSF projektu:

set_instance_assignment — nazwa IO_STANDARD "SSTL-135" — do oct_rzqin

Podobne produkty

Ten artykuł dotyczy 4 prod.

FPGA Stratix® V E
FPGA Stratix® V GX
FPGA Stratix® V GS
FPGA Stratix® V GT

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.