Identyfikator artykułu: 000082655 Typ materiałów: Informacje o produkcie i dokumentacja Ostatnia zmiana: 01-04-2013

Jak mogę zresetować bitlip w mega funkcji ALTLVDS_RX w urządzeniach Arria® V i Cyclone® V?

Środowisko

  • Intel® Quartus® II Subscription Edition
  • Avalon ALTPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Port wejściowy rx_cda_reset ALTLVDS_RX nie jest obsługiwany w urządzeniach Arria® V GX, GT, SX oraz ST oraz urządzeniach Cyclone® V, począwszy od wersji 12.1 oprogramowania Quartus® II.  Bitslip, określany również jako wyrównanie danych, jest ustawiony na pozycję zerowego opóźnienia (resetowanie), poprzez stwierdzenie pll_areset.

    Należy zwrócić uwagę, że model symulacji RTL nie resetuje bitslipa, gdy jest on pll_areset.  Jest to problem jedynie z modelem symulacji RTL.  Model symulacji RTL ma zostać naprawiony w przyszłej wersji oprogramowania Quartus II.

     

     

    Rozdzielczość

    Opóźnienie bitslipa zostanie ustawione na pozycję zero, gdy pll_areset jest potwierdzana w symulacji poziomu bramek i w sprzęcie.

    Podobne produkty

    Ten artykuł dotyczy 10 prod.

    FPGA Cyclone® V GX
    FPGA Arria® V GX
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Arria® V SX SoC
    FPGA Arria® V GT
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.