Identyfikator artykułu: 000082668 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 12-09-2018

W przypadku korzystania z twardego IP cewki Intel® Stratix® 10 FPGA E do Intel® FPGA IP Ethernet, przewymiarowana klatka może spowodować przedstawienie nieprawidłowych klatek logice użytkownika.

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Jeśli twardy IP cewki E do sieci Ethernet Intel® FPGA IP RX MAC otrzyma rozmiar klatki > = 65536 i enforce_max_frame_size jest włączony, klatka wyjściowa z RX MAC do logiki użytkownika zostanie obcięta do rozmiaru klatki określonego przez ustawienie max_rx_frame_size . Druga nieprawidłowa klatka spowoduje przejście z RX MAC na logikę użytkownika począwszy od bajt-65536 do końca bardzo dużej klatki.

    Rozdzielczość

    W przypadku tego problemu errata nie ma możliwości obejścia ani rozwiązania problemu.

    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel® Quartus® Prime.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Intel® Stratix® 10 TX
    FPGA Intel® Stratix® 10 i SoC
    FPGA Intel® Stratix® 10 MX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.