Takie problemy mogą wystąpić z powodu błędnej relacji między numerami timingów użytymi podczas procesu realizacji procesów, a rzeczywistymi numerami timingów wykorzystywanymi do analizy timingów.
Aby poprawić timng Cyclone® V HPS SDRAM do FPGA ścieżek rdzenia, możesz spróbować prześlij przeszkolone ścieżki, o których mowa, korzystając z poniższego przypisania:
if {$::quartus(nameofexe rozmyte) == "quartus_fit"} {
set_max_delay —od [get_keepers *<instance>\|fpga_interfaces\|f2sdram~FF_*] — do [rejestrów get_keepers <>] <value>
}
Konkretne rejestry <instance> oraz <core> nazwy muszą zostać zmodyfikowane tak, aby pasowały do Twojej struktury projektowej.
Należy pamiętać, że to przypisanie nadmiernie przeciąża ścieżki podczas procesu weryfikacji, a analiza timingów wykonana w Analizatorze timingów TimeQuest jest aktualna.
Wartość nadmiernego treningu zależy od rodzaju naruszenia timingu.
Na przykład:
Jeśli Twój domyślny związek z konfiguracją to 6ns i na tych ścieżkach o wartości -1ns występują najbardziej niekorzystne czynniki, to zastosowanie wartości set_max_delay 4,5 cala jest uzasadnione.
Jeśli domyślny związek z konfiguracją to 4ns i na tych ścieżkach występują najbardziej niekorzystne czynniki, to zastosowanie set_max_delay wartości 3,5 cala jest rozsądne.
