Identyfikator artykułu: 000082820 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 16-04-2018

Dlaczego projekt Stratix 10 HDMI przykład rx czas blokady jest dłuższy?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem z Stratix® 10 HDMI IP w wersji Quartus® Prime Pro w wersji 18.0 użytkownik może obserwować, że hdmi Rx wydłuża czas blokady rozdzielczości HDMI 2.0 w porównaniu z przykładem projektu ip hdmi 10 Arria®.

    Dzieje się tak ze względu na zmianę zachowania w rx_std_bitslipboundary_sel zsynchronizowanego wyrównania wyrazu maszyny państwowej w Stratix 10 FPGA, co powoduje dodatkowe opóźnienie, co powoduje, że HDMI IP Rx jest twardsze do osiągnięcia szybkiego wyrównania.

    Rozdzielczość

    Nie ma możliwości obejścia.

    Ten problem został naprawiony w wersji 18.0 Quartus® Prime Pro.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.