Identyfikator artykułu: 000082926 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 23-10-2015

Dlaczego moje urządzenie Stratix IV wykazuje wyższe niż oczekiwane bieżące rysowanie VCC podczas konfiguracji szybkiej pasywnej równoległej (FPP) ?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Podczas wykonywania konfiguracji FPP EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360, EP4SGX530, EP4SE230, EP4SE360, EP4SE530, EP4SE820, EP4S40G2, EP4S40G5, EP4S100G2, EP4S100G3, EP4S100G3, EP4S100G4 oraz EP4S100G5 Stratix® Urządzenia IV wykorzystujące wysoką częstotliwość DCLK, niektóre wzorce bitstreamu mogą spowodować, że urządzenie będzie wykazywać wyższe niż oczekiwane bieżące rysowanie VCC podczas konfiguracji. W takim przypadku urządzenie nie przejdzie w tryb użytkownika po konfiguracji lub potwierdzi CRC_ERROR po wejściu w tryb użytkownika.

Rozdzielczość

Nie ma to wpływu na system, jeśli nie obserwujesz opisanych powyżej objawów niewydolności. Jeśli podejrzewasz, że problem dotyczy Twojego systemu, skontaktuj się z Altera mySupport .

Podobne produkty

Ten artykuł dotyczy 3 prod.

FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Stratix® IV E

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.