Problem krytyczny
Warianty RapidIO, które wdrażają Avalon wejściową/wyjściową -MM nadrzędny lub podrzędny moduł warstwy logicznej i celowanie w Stratix IV GX lub Arria symulacja awarii urządzenia II GX z komunikatem o błędzie wskazującym że sygnał nie miał oczekiwanej wartości. Problem wynika z niewtajemniczony parametr RTL w modelu symulacji funkcjonalnej IP.
Te warianty RapidIO nie mogą się pomyślnie zasymulować za pomocą testbench demonstracyjny.
Aby tego uniknąć, zregeneruj swoją symulację funkcjonalną IP
model z opcją SIMGEN_RAND_POWERUP_FFS=OFFwiersza quartus_map poleceń .
Poniższy skrypt zawiera to polecenie dla DUT i wyszukaj w teście dyrektor rio, w przypadku modelu RapidIO MegaCore. zróżnicowanie funkcji, które utworzy wszystkie moduły. Aby wykorzystać go do regeneracji modelu symulacji funkcjonalnej IP, zaktualizuj nazwy plików dla warianty, zmodyfikuj polecenia za pomocą odpowiedniego urządzenia i HDL, i usuń linie, które odwołują się do modułów, których dotyczy Twoja wariacja. nie obejmują.
Uruchom skrypt lub wprowadź odpowiednie polecenia w polu katalog zawierający wszystkie pliki źródłowe.
#!/bin/sh
#Modify the following lines with the correct device and
HDL information.
#Parameter CBX_HDL_LANGUAGE=Verilog or VHDL
#Parameter --family is one of {stratixiv, arriaiigx,
cycloneiv, arriagx, stratixiigx}.
#Regenerate the IP functional simulation model for the
DUT:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF"
--family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v"
--source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v"
--source="./rio_riophy_reset.v" --source="./rio_concentrator.v"
--source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v"
--source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v"
rio.v
#Regenerate the IP Functional Simulation Model for SISTER
cp rio_rio_sister.v rio_sister_rio.v
cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF"
--family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v"
--source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v"
--source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v"
--source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v"
--source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v"
--source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v
Ten problem zostanie naprawiony w przyszłej wersji RapidIO. Funkcja MegaCore.
