Identyfikator artykułu: 000083288 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 20-11-2013

Dlaczego zegar |pll_c2p_write_clk DDR3 Uniphy* znika z raportów timequest podczas niektórych kompilacji?

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    W przypadku niektórych konfiguracji kontrolera *|pll_c2p_write_clk pamięci opartego na DDR3 UniPHY zegar może nie być wymieniony w raporcie zegarów podczas analizy timingów. To pominięcie może wystąpić, gdy dwa wyjścia licznika PLL kontrolera pamięci mają te same ustawienia i są połączone razem. W takim przypadku zegar zostanie połączony z tym*|pll_afi_clk, *|pll_c2p_write_clk dlaczego nie jest już widoczny w raportach TimeQuest.

    Rozdzielczość Nie ma potrzeby obejścia, ponieważ połączenie licznika PLL jest ważne, a wszystkie ścieżki timingów, które pierwotnie były związane z zegarem *|pll_c2p_write_clk , są teraz związane z zegarem *|pll_afi_clk .

    Podobne produkty

    Ten artykuł dotyczy 4 prod.

    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.