Identyfikator artykułu: 000083675 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 15-11-2011

Łączenie kontrolera nie jest dostępne w interfejsie pamięci twardej

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Funkcja łączenia kontrolera dla interfejsu pamięci twardej dla Arria V i Urządzenia Cyclone V nie są dostępne w wersji 11.1.

    Ten problem wpływa na protokoły DDR2 i DDR3 ukierunkowane na te twarde interfejs pamięci na urządzeniach Arria V i Cyclone V. Ten problem spowoduje zostaną naprawione w przyszłej wersji kontrolera DDR2 i DDR3 SDRAM z UniPHY.

    Rozwiazanie

    Nie ma możliwości obejścia tego problemu.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Arria® V i SoC
    FPGA Cyclone® V i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.