Identyfikator artykułu: 000083773 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 27-09-2020

Błąd: element projektu najwyższego poziomu "dcp_top" nie jest zdefiniowany.

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    W przypadku zdalnego wykorzystania analizatora logicznego Signal Tap do debugowania jednostki funkcjonalnej akceleratora (AFU) na Intel® Programmable Acceleration Card (PAC) z Intel® Arria® FPGA 10 GX, może się okazać, że projekt AFU nie jest zsynchronizowany. Jeśli skompilujesz go za pomocą graficznego interfejsu graficznego oprogramowania Intel® Quartus® Prime Pro Edition, możesz otrzymać poniższe błędy:

    Błąd: element projektu najwyższego poziomu "dcp_top" nie jest zdefiniowany.
    Hierarchia użytkowników najwyższego poziomu nie może się odnowić
    Przepływ nie powiodł się
    Quartus® Prime Synthesis nie zdążał. 3 błędy, 6 ostrzeżeń.

    Rozdzielczość

    Aby rozwiązać ten problem, należy zmienić swoją wersję projektu z "afu_fit" na "afu_synth", a następnie skorzystać z analizatora logicznego Signal Tap II, aby wywołać zdarzenia dotyczące sygnału AFU i rejestrować ślady sygnałów w projekcie AFU.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Arria® 10 GX

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.