Identyfikator artykułu: 000084178 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 20-12-2013

Dlaczego dwie środkowe biblioteki PLLs nie mogą obsługiwać dwóch różnych kontrolerów pamięci za pomocą UniPHY na dole urządzenia Stratix V?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Środkowe sieci PLL na dole mają dostęp tylko do jednej sieci PHYCLK w urządzeniu Stratix® V.

Rozdzielczość Jeśli chcesz korzystać z center PLLs do obsługi dwóch zewnętrznych interfejsów pamięci, użyj trybu udostępniania PLL.

Podobne produkty

Ten artykuł dotyczy 4 prod.

FPGA Stratix® V GX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.