Identyfikator artykułu: 000084239 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 16-08-2012

Dlaczego raport instalatora oprogramowania Quartus® II pokazuje czasami inną kolejność licznika wyjściowego PLL niż zamawianie, które zastosowano w moim projekcie?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Podczas inaulacji PLL w Arria® II, Cyclone® III, Cyclone IV, Stratix® III oraz urządzenia Stratix IV mogą okazać się, że wire_pll1_clk[X] nie mapuje się w celu zwalczania[X]. Przykładowo, w raporcie instalatora może się okazać, wire_pll1_clk[3] nie korzysta z C3. Jest to oczekiwane zachowanie, ponieważ instalator umieszcza zegary wyjściowe PLL zgodnie z wymaganymi zasobami trasowania dla sieci zegara.

 

Jeśli chcesz dynamicznie przesuwać fazę wire_pll1_clk[X], musisz wybrać licznik phasecounterselect dla C[X] zgodnie z tabelą "Phase Counter Select Mapping" w podręczniku urządzenia. Phasecounterselect będzie zgodny z kodem RTL. Fizyczne mapowanie do wyjściowych lokalizacji licznika przez instalatora jest niezgodne z ustaleniami.

Podobne produkty

Ten artykuł dotyczy 10 prod.

Stratix® III FPGA
FPGA Arria® II GX
FPGA Arria® II GZ
Cyclone® III FPGA
FPGA Cyclone® III LS
FPGA Cyclone® IV E
FPGA Cyclone® IV GX
FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.