W przypadku korzystania z kompensacji zerowego opóźnienia (ZDB) w PLL urządzenia Stratix® III lub Stratix IV należy utworzyć inicjalną metodę pinu i połączyć ją z portem fbmimic na PLL. Ten dwukierunkowy pin musi być umieszczony na PLL_FB_CLKOUTp pinie dla lewej / prawej listy PLLs oraz na PLL_FBp_CLKOUT1 pinie dla górnej / dolnej listy PLL.
Wyjście zegara bufora zero opóźnień, które jest wynagradzanym zegarem wyjściowym PLL, musi być umieszczone na pinie PLL_CLKOUTn dla lewej / prawej listy PLL oraz na jednym z pozostałych PLL_CLKOUT pinów do górnej / dolnej listy PLL.
Dwukierunkowy pin "naśladowania" we/wy jest zawsze włączony, ale Altera zaleca, aby nie był on połączony z Twoją płytą główną. Jeśli używasz go jako zegara wtórnego, nie będzie on miał tej samej relacji fazy z wynagradzaną mocą zegara z buforem zero opóźnień. Użyj symulacji timingu lub analizy timingów, aby określić związek fazy z wynagradzanym zegarem wyjściowym. Ponadto wszelkie obciążenia dwukierunkowe imitujące pin we/wy wpłyną na timing na wyjściu zegara bufora zero opóźnień. Spowoduje to kompromis w trybie kompensacji zwrotnej bufora zero opóźnień i może prowadzić do różnych wyników przesunięć fazowych między zegarem źródłowym PLL a zegarem wyjściowym z zerowym opóźnieniem bufora wynagradzanego.
Więcej informacji na temat tej funkcji można znaleźć w poradniku dla poszczególnych urządzeń.
