Identyfikator artykułu: 000084603 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 05-01-2015

Dlaczego oprogramowanie Quartus® II automatycznie łączy interfejsy mapowane w pamięci nadajnika-odbiornika Avalon z PLL CDR/CMU i kanałem tx urządzenia Arria 10?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis Oprogramowanie Quartus® II nie obsługuje automatycznego łączenia interfejsu Avalon® modułu Avalon® memory-mapped w urządzeniach Arria® 10. Możesz napotkać błędy instalatora, jeśli Twój projekt zawiera PLL CDR/CMU oraz kanał wyłącznie dla TX, który można połączyć i umieścić w jednym kanale nadajnika-odbiornika. Domyślnie PLL CDR/CMU i kanał oparty wyłącznie na TX są mapowane na dwa różne kanały nadajnika-odbiornika.
Rozdzielczość

Aby rozwiązać ten problem, dodaj następujące przypisanie do pliku ustawień Quartus II (.qsf):

set_instance_assignment — nazwa XCVR_RECONFIG_GROUP MERGE_TX_CDR_PLL — do "TX_Serial_Pin_Name"
set_instance_assignment —name XCVR_RECONFIG_GROUP MERGE_TX_CDR_PLL -to " |altera_xcvr_cdr_pll_a10:xcvr_cdr_pll_a10_0|twentynm_xcvr_avmm:inst_twentynm_xcvr_avmm|avmm_atom_insts[0].twentynm_hssi_avmm_if_inst"

set_instance_assignment —name XCVR_RECONFIG_GROUP MERGE_TX_ CDR_PLL -to " |*"

Podobne produkty

Ten artykuł dotyczy 3 prod.

FPGA Intel® Arria® 10 GT
FPGA Intel® Arria® 10 GX
FPGA SoC Intel® Arria® 10 SX

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.