To ostrzeżenie zostanie wyświetlone podczas implementacji megafunctitacji ALTLVDS_RX lub ALTLVDS_TX z włączoną opcją zewnętrznego trybu PLL dla rodzin urządzeń Stratix® III, Stratix IV, Arria® II, HardCopy® III i HardCopy IV.
W przypadku korzystania z dedykowanych SERDES dostępnych w tych rodzinach urządzeń oprogramowanie Quartus® II automatycznie ustawia zegar wynagradzany na zegar LVDS / DIFFIOCLK, który jest używany jako zegar wysokiej prędkości dla obwodów SERDES. Chociaż tryb działania PLL powinien być ustawiony na synchroniczną kompensację źródłową, obecnie nie ma opcji w megafunkcji ALTPLL w celu określenia zegara wynagradzanego przy użyciu dedykowanego obwodów SERDES.
Możesz bezpiecznie zignorować to ostrzeżenie. Raportuje, że wynagradzany zegar został prawidłowo ustawiony dla Twojego projektu podczas korzystania z megafunctwów ALTLVDS_RX lub ALTLVDS_TX z włączonym trybem zewnętrznego PLL.
Jeśli jednak chcesz uniknąć tego ostrzeżenia, możesz edytować plik wariantu ALTPLL w celu określenia zegara kompensacyjnego.
W przypadku VHDL zlokalizuj compensate_clock parametr w polu OGÓLNA MAPA wprowadź "LVDSCLK".
W przypadku firmy Verilog zlokalizuj altpll_component.compensate_clock parametr w polu defparam wprowadź "LVDSCLK".