Identyfikator artykułu: 000084661 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 02-04-2014

Dlaczego mój model funkcjonalny magistrali PCI Express innej firmy oznacza nieprawidłowy symbol po tokenie zakończenia strumienia danych (EDS)?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Twardy IP Arria® V GZ i Stratix® V do PCI Express® może spowodować, że BFM innych firm oznaczy nieprawidłowy symbol po EDS z następującego powodu:

Kiedy twardy IP pci expressu przechodzi resetowanie podczas pracy, maszyna stanu szkolenia link (LTSSM) po raz pierwszy przechodzi przez stany odzyskiwania. Gdy w recovery.idle uruchamia się strumień danych, zanim wejdziesz w stan Hot Reset, IP wysyła EDS do końca strumienia danych.

Zgodnie ze specyfikacją PCI Express, twardy IP powinien wysyłać EIEOS po EDS, ale tak nie jest. Twardy IP następuje po EDS z TS1 z ustawionym bitem hot resetowania.

Ten problem można zobaczyć w symulacji. Nie stwierdzono żadnego wpływu w rzeczywistych testach sprzętu.

Rozdzielczość Zignoruj ten błąd ze swojego BFM innej firmy.

Podobne produkty

Ten artykuł dotyczy 5 prod.

FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Arria® V GZ

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.