Identyfikator artykułu: 000084687 Typ materiałów: Informacje o produkcie i dokumentacja Ostatnia zmiana: 11-09-2012

Jak połączyć porty csr_debugaccess i csr_burst_count wygenerowane przez kontroler DDR3 SDRAM za pomocą UniPHY?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Zobaczysz porty csr_debugaccess i porty csr_burst_count generowane przez ip kontrolera SDRAM DDR3 z UniPHY w Quartus® Oprogramowanie II w wersji 11.0 po włączeniu opcji Konfiguracja i Rejestr StatusÓw (CSR). Porty te są eksportowane, mimo że port CSR ich nie włącza.

Możesz łączyć csr_debugaccess z 0 oraz csr_burst_count do 1.

Definicje tych dwóch sygnałów znajdują się w dokumencie Avalon Interface Specification (PDF ).

Porty zostaną usunięte w przyszłej wersji IP.

Podobne produkty

Ten artykuł dotyczy 7 prod.

Stratix® III FPGA
FPGA Stratix® V GX
FPGA Stratix® IV GT
FPGA Stratix® IV E
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.