Identyfikator artykułu: 000084818 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Dlaczego muszę wyłączyć generację pinów DM w kontrolerze DDR3 SDRAM High Performance Controller lub Megawizard altmemphy IP podczas wdrażania kontrolera DDR3 SDRAM w trybie x4 w urządzeniach Stratix III lub Stratix IV?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis Należy wyłączyć generację pinów DM w kontrolerze DDR3 SDRAM High Performance Controller lub Megawizard altmemphy IP podczas wdrażania kontrolera DDR3 SDRAM w trybie x4 w urządzeniach Stratix® III lub Stratix IV, ponieważ nie ma wystarczającej liczby pinów w grupie x4 DQS, aby dołączyć pin DM.

Podobne produkty

Ten artykuł dotyczy 4 prod.

Stratix® III FPGA
FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.