Identyfikator artykułu: 000084951 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 02-09-2012

Jakie są ograniczenia SDC równoważne timequest dla starszych rejestrów zapisu odczytu pamięci SRAM QDR II SRAM w urządzeniu Stratix II?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Równoważne ograniczenia TimeQuest SDC dla przechwytywania odczytu starszych kontrolerów QDRII SRAM w urządzeniu Startix® II to:

set_max_delay -0.2 — od * do resync*
set_min_delay -1.6 —od * do resync*

Ograniczenia te w oprogramowaniu Quartus® II do statycznej analizy timingów (TAN) to:

set_instance_assignment — nazwa SETUP_RELATIONSHIP "– 0,2 ns" - od * do resync*
set_instance_assignment — nazwa HOLD_RELATIONSHIP "— 1,6 ns" — od * — do resync*

Podobne produkty

Ten artykuł dotyczy 1 prod.

Stratix® II FPGA

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.